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5-34
Example of Using Multiple OCT Calibration Blocks
SV51006
2014.01.10
Example of Using Multiple OCT Calibration Blocks
Figure 5-14: OCT User-Mode Signal Timing Waveform for Two OCT Blocks
This figure shows a signal timing waveform for two OCT calibration blocks doing R S and R T calibration.
OCTUSRCLK
ENAOCT
nCLRUSR
Calibration Phase
1000 OCTUSRCLK
32 OCTUSRCLK
ENASER0
1000 OCTUSRCLK
CYCLES
CYCLES
32 OCTUSRCLK
Asserted in Bank 1A
for calibration block 0
Asserted in Bank 2A
for calibration block 1
ENASER1
S2PENA_1A
S2PENA_2A
CYCLES
t s2p
CYCLES
ts2p ≥ 25 ns
t s2p
Calibration blocks can start calibrating at different times by asserting the ENASER signals at different times.
ENAOCT must remain asserted while any calibration is ongoing. You must set nCLRUSR low for one OCTUSRCLK
cycle before each ENASER N signal is asserted. As shown in the preceding figure, when you set nCLRUSR to 0
for the second time to initialize OCT calibration block 0, this does not affect OCT calibration block 1, whose
calibration is already in progress.
I/O Termination Schemes for Stratix V Devices
Table 5-21: Termination Schemes for Different I/O Standards
I/O Standard
3.3-V LVTTL/3.3-V LVCMOS
2.5-V LVCMOS
1.8-V LVCMOS
1.5-V LVCMOS
1.2-V LVCMOS
SSTL-2 Class I
SSTL-2 Class II
SSTL-18 Class I
SSTL-18 Class II
SSTL-15 Class I
SSTL-15 Class II
Altera Corporation
External Termination Scheme
No external termination required
Single-Ended SSTL I/O Standard Termination
I/O Features in Stratix V Devices
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